On the Feasibility and Limitations of Just-in-Time Instruction Set Extension for FPGA-Based Reconfigurable Processors

Table 8

The average breaking-even time for the embedded applications using a partial reconfiguration bitstream cache and a faster FPGA CAD tool flow.

	Faster FPGA CAD tool flow [%]
Cache	0	30	60	90
hit [%]	[h : m : s]	[h : m : s]	[h : m : s]	[h : m : s]
0	01 : 59 : 55	01 : 24 : 48	00 : 48 : 27	00 : 12 : 07
10	01 : 47 : 44	01 : 15 : 25	00 : 43 : 06	00 : 10 : 46
20	01 : 32 : 59	01 : 05 : 05	00 : 37 : 11	00 : 09 : 18
30	01 : 28 : 09	01 : 01 : 42	00 : 35 : 15	00 : 08 : 49
40	01 : 13 : 08	00 : 51 : 11	00 : 29 : 15	00 : 07 : 19
50	01 : 01 : 00	00 : 42 : 42	00 : 24 : 24	00 : 06 : 06
60	00 : 48 : 50	00 : 34 : 10	00 : 19 : 32	00 : 04 : 53
70	00 : 35 : 12	00 : 24 : 38	00 : 14 : 05	00 : 03 : 31
80	00 : 29 : 19	00 : 20 : 31	00 : 11 : 43	00 : 02 : 56
90	00 : 14 : 07	00 : 09 : 53	00 : 05 : 39	00 : 01 : 24