Hardware Efficient Architecture with Variable Block Size for Motion Estimation

Table 1

Pixel data scheduling for VBSME architecture.

Clock cycle	PE0	PE1		PE15	PE16
0	(0:3, 0:3), 0:3, 0:3)	0:3, 0:3), 0:3, 1:4)		0:3, 0:3), 0:3, 15:18)	0:3, 0:3), 0:3, 16:19)
1	(0:3, 4:7), 0:3, 4:7)	0:3, 4:7), (0:3, 5:8)		0:3, 4:7), 0:3, 19:22)	0:3, 4:7), 0:3, 20:23)
⋮	⋮	⋮	⋮	⋮	⋮
14	12:15, 8:11), 12:15, 8:11)	12:15, 8:11), 12:15, 9:12)		12:15, 8:11), 12:15, 23:26)	12:15, 8:11), 12:15, 24:27)
15	12:15, 12:15), 12:15, 12:15)	12:15, 12:15), 12:15, 13:16)		12:15, 12:15), 12:15, 27:30)	12:15, 12:15), 12:15, 28:31)
16	0:3, 0:3), 1:4, 0:3)	0:3, 0:3), 1:4, 1:4)		0:3, 0:3), 1:4, 15:18)	0:3, 0:3), 1:4, 16:19)
⋮	⋮	⋮	⋮	⋮	⋮
30	12:15, 8:11), 13:16, 8:11)	12:15, 8:11), 13:16, 9:12)		12:15, 8:11), 13:16, 23:26)	12:15, 8:11), 13:16, 24:27)
31	12:15, 12:15), 13:16, 12:15)	12:15, 12:15), 13:16, 13:16)		12:15, 12:15), 13:16, 27:30)	12:15, 12:15), 13:16, 28:31)