Design Time Optimization for Hardware Watermarking Protection of HDL Designs

Table 3

Detailed synthesis results for Xilinx design tools, Spartan III, and Virtex 5 families.

IPP designs	DS	Spreading	HD			Spartan 3				Virtex 5
				SLICEs	4 input; LUTs	FSM		SLICEs	LUT; Flip; Flop; pairs	DSP	FSM
						SLICEs	4 input; LUTs				SLICEs	LUT; Flip; Flop; pairs
1D-DWT FSM	DiTEC; MD5	RLA	91	3017	5292	18	29	897	3337	7	16	27
		SAMB	36	3015	5289	17	27	891	3303	7	14	25
		EPO	30	3014	5287	16	25	888	3317	7	13	23
	DiTEC; SHA1	RLA	102	3023	5303	25	41	905	3329	7	29	39
		SAMB	52	3019	5295	19	32	889	3285	7	19	30
		EPO	46	3017	5293	19	31	889	3307	7	17	28
	UGR; MD5	RLA	89	3017	5292	18	29	897	3329	7	17	27
		SAMB	37	3015	5289	16	26	881	3282	7	14	24
		EPO	33	3015	5290	17	27	889	3317	7	14	25
	UGR; SHA1	RLA	102	3024	5305	26	43	900	3334	7	30	38
		SAMB	49	3013	5290	16	30	895	3315	7	20	24
		EPO	49	3019	5295	21	34	891	3307	7	20	31
	FSU; MD5	RLA	93	3017	5292	18	29	897	3377	7	16	27
		SAMB	41	3013	5289	16	24	880	3284	7	14	24
		EPO	33	3014	5289	16	26	883	3291	7	13	24
	FSU; SHA1	RLA	106	3022	5302	23	40	898	3320	7	25	37
		SAMB	41	3018	5295	21	33	894	3308	7	21	31
		EPO	37	3018	5292	20	32	892	3311	7	19	29
1D-DWT LFSR	DiTEC; MD5	RLA	91	3032	5317	9	13	908	3370	7	13	16
		SAMB	36	3030	5314	8	11	898	3341	7	11	14
		EPO	30	3029	5312	7	9	897	3332	7	8	12
	DiTEC; SHA1	RLA	102	3038	5329	15	24	918	3370	7	24	28
		SAMB	52	3033	5319	11	16	901	3345	7	14	19
		EPO	46	3032	5319	11	16	900	3344	7	15	20
	UGR; MD5	RLA	89	3032	5317	9	13	916	3362	7	13	16
		SAMB	37	3030	5314	8	11	902	3347	7	10	13
		EPO	33	3030	5315	8	11	905	3357	7	11	14
	UGR; SHA1	RLA	102	3039	5330	16	26	917	3379	7	24	29
		SAMB	49	3033	5321	12	18	908	3358	7	17	21
		EPO	49	3034	5320	11	17	907	3358	7	16	20
	FSU; MD5	RLA	93	3032	5317	9	13	900	3340	7	12	16
		SAMB	41	3028	5314	8	10	893	3335	7	10	13
		EPO	33	3029	5314	8	11	897	3335	7	9	12
	FSU; SHA1	RLA	106	3037	5327	14	23	914	3377	7	17	26
		SAMB	41	3032	5320	11	17	901	3346	7	15	20
		EPO	37	3033	5318	10	14	899	3332	7	14	18